TSV란? 실리콘 관통 3D 연결 기술

2026년 9월 23일 읽는 시간 약 5분

TSV란 실리콘 칩을 수직으로 관통하는 미세한 전극을 형성해 적층된 반도체 칩을 전기적으로 연결하는 기술입니다. TSV의 구조와 Via 형성 원리, 3D 패키징과 HBM에서 활용되는 이유를 알아봅니다.

TSV란 무엇이며 왜 실리콘을 관통할까?

TSV(Through-Silicon Via)는 실리콘 다이 또는 웨이퍼를 수직 방향으로 관통하는 미세한 전기적 연결 구조를 만들어 적층된 칩 사이에 신호와 전력을 전달하는 기술입니다. 기존 패키징에서는 칩의 신호를 가장자리의 Wire Bonding이나 패키지 기판의 배선을 통해 전달하는 경우가 많았습니다. 반면 여러 개의 칩을 수직으로 쌓는 3D 구조에서는 칩 사이의 연결 경로를 짧게 만들면서 많은 신호선을 연결해야 합니다. TSV는 실리콘 내부에 Via를 형성하고 내부를 구리(Cu) 등의 도전재료로 채워 수직 배선 통로를 구현합니다. 이를 이용하면 적층된 다이 사이를 비교적 짧고 높은 밀도로 연결할 수 있어 대역폭을 높이고 연결에 따른 전기적 부담을 줄이는 데 유리합니다. 특히 메모리 다이를 여러 층으로 적층하는 HBM(High Bandwidth Memory)은 TSV가 활용되는 대표적인 분야입니다. 따라서 TSV는 단순히 실리콘에 구멍을 뚫는 공정이 아니라 여러 반도체 다이를 하나의 고밀도 시스템으로 통합하기 위한 핵심 3D Interconnect 기술입니다.

TSV는 어떤 공정을 거쳐 만들어질까?

TSV를 만들기 위해서는 먼저 포토리소그래피와 깊은 실리콘 식각 기술을 이용해 실리콘에 높은 종횡비(High Aspect Ratio)를 가진 Via를 형성합니다. 깊은 구조를 식각하는 데는 DRIE(Deep Reactive Ion Etching)와 같은 기술이 사용될 수 있습니다. 이후 실리콘과 금속 전극이 직접 전기적으로 접촉하지 않도록 Via의 측벽에 절연막(Dielectric Liner)을 형성합니다. 그 위에는 구리 등의 금속이 실리콘이나 주변 재료로 확산하는 것을 억제하기 위한 Barrier Layer와 금속 충전을 위한 Seed Layer 등을 형성할 수 있습니다. 다음으로 전해도금(Electroplating) 등을 이용해 Via 내부를 구리로 채우고, 표면에 남은 과도한 금속은 CMP를 통해 제거하고 평탄화합니다. 패키지 구조와 공정 순서에 따라 웨이퍼를 얇게 만드는 Back Grinding이나 Thinning 과정과 TSV의 반대쪽 전극을 노출하는 Reveal 공정도 필요할 수 있습니다. 실제 TSV 제조 흐름은 Via-First, Via-Middle, Via-Last 등 TSV를 어느 단계에서 형성하느냐에 따라 달라질 수 있습니다.

TSV는 3D 패키징에서 어떤 장점이 있을까?

TSV의 가장 큰 특징은 수평 방향으로 길게 우회하던 배선 대신 실리콘을 관통하는 수직 연결 경로를 만들 수 있다는 것입니다. 칩을 여러 층으로 적층하면서 TSV를 사용하면 칩 사이의 연결 거리를 줄이고 많은 I/O를 비교적 작은 면적에 배치할 수 있습니다. 연결 경로가 짧아지면 패키지 설계에 따라 배선의 기생저항과 인덕턴스, 커패시턴스에 따른 영향을 줄이는 데 유리하며 높은 데이터 전송 대역폭을 구현할 수 있습니다. 또한 여러 종류의 칩을 수직 또는 고밀도로 통합하여 패키지 면적을 효율적으로 활용할 수 있습니다. 하지만 TSV를 추가한다고 모든 성능이 자동으로 좋아지는 것은 아닙니다. Via 자체에도 저항과 커패시턴스 등의 기생성분이 존재하며, 실리콘 내부를 관통하는 구조 때문에 신호 무결성과 전력 무결성을 함께 고려해야 합니다. TSV 주변에서는 기계적 응력도 발생할 수 있어 민감한 트랜지스터와 일정 거리를 확보하는 Keep-Out Zone이 설계에 고려되기도 합니다. 따라서 TSV는 전기적 특성과 열·기계적 신뢰성을 함께 최적화해야 하는 기술입니다.

TSV는 HBM에서 왜 중요한 기술일까?

HBM은 여러 개의 DRAM 다이를 수직으로 적층하고 매우 넓은 데이터 인터페이스를 이용해 높은 메모리 대역폭을 구현하는 기술입니다. 적층된 DRAM 다이 사이에서 많은 데이터와 제어·전원 신호를 전달해야 하므로 고밀도의 수직 연결 구조가 필요하며 TSV가 이러한 연결에 활용됩니다. TSV를 이용하면 여러 메모리 다이를 적층하면서도 다이 사이의 연결 거리를 짧게 구성할 수 있어 GPU나 AI 가속기와 같은 고성능 프로세서에 필요한 대규모 데이터 전송을 지원하는 데 유리합니다. HBM 스택은 시스템 구성에 따라 실리콘 인터포저나 다른 고밀도 패키징 기술을 통해 프로세서와 연결될 수 있습니다. 그러나 적층 수와 집적도가 증가하면 발열과 웨이퍼 박막화, Warpage, TSV 응력, 다이 수율과 접합 신뢰성 등의 문제도 함께 관리해야 합니다. 하나의 불량 다이가 전체 적층 패키지의 수율에 영향을 줄 수 있기 때문에 Known Good Die 확보와 테스트 기술 역시 중요합니다. 결국 TSV는 칩을 수직으로 쌓는 것에서 그치지 않고 고대역폭 메모리와 3D 반도체 시스템을 실현하는 핵심 연결 기술입니다.